Hunderte von Prozessen sind erforderlich, um ein zu verwandelnWaferin einen Halbleiter. Einer der wichtigsten Prozesse istRadierung- das heißt, feine Schaltungsmuster darauf zu schnitzenWafer. Der Erfolg derRadierungDer Prozess hängt von der Verwaltung verschiedener Variablen innerhalb eines festgelegten Verteilungsbereichs ab, und jede Ätzanlage muss für den Betrieb unter optimalen Bedingungen vorbereitet sein. Unsere Ätzprozessingenieure nutzen hervorragende Fertigungstechnologie, um diesen detaillierten Prozess abzuschließen.
Das SK Hynix News Center interviewte Mitglieder der technischen Teams von Icheon DRAM Front Etch, Middle Etch und End Etch, um mehr über ihre Arbeit zu erfahren.
Ätzen: Eine Reise zur Produktivitätsverbesserung
Unter Ätzen versteht man in der Halbleiterfertigung das Einritzen von Mustern in dünne Filme. Die Muster werden mit Plasma aufgesprüht, um den endgültigen Umriss jedes Prozessschritts zu bilden. Sein Hauptzweck besteht darin, präzise Muster entsprechend dem Layout perfekt darzustellen und unter allen Bedingungen einheitliche Ergebnisse zu erzielen.
Treten beim Abscheidungs- oder Fotolithographieprozess Probleme auf, können diese durch die selektive Ätztechnik (Etch) gelöst werden. Sollte jedoch beim Ätzvorgang etwas schiefgehen, kann die Situation nicht mehr rückgängig gemacht werden. Dies liegt daran, dass der gravierte Bereich nicht mit demselben Material gefüllt werden kann. Daher ist das Ätzen im Halbleiterherstellungsprozess von entscheidender Bedeutung für die Bestimmung der Gesamtausbeute und der Produktqualität.
Der Ätzprozess umfasst acht Schritte: ISO, BG, BLC, GBL, SNC, M0, SN und MLM.
Zunächst wird in der ISO-Stufe (Isolation) Silizium (Si) auf den Wafer geätzt, um den aktiven Zellbereich zu erzeugen. Die BG-Stufe (Buried Gate) bildet die Zeilenadressleitung (Word Line) 1 und das Gate, um einen elektronischen Kanal zu erzeugen. Anschließend stellt die BLC-Stufe (Bit Line Contact) die Verbindung zwischen dem ISO und der Spaltenadressleitung (Bit Line) 2 im Zellbereich her. Die GBL-Stufe (Peri Gate+Cell Bit Line) erstellt gleichzeitig die Zellspalten-Adressleitung und das Gate in der Peripherie 3.
Die SNC-Stufe (Storage Node Contract) stellt weiterhin die Verbindung zwischen dem aktiven Bereich und dem Speicherknoten 4 her. Anschließend bildet die M0-Stufe (Metal0) die Verbindungspunkte des peripheren S/D (Storage Node) 5 und die Verbindungspunkte zwischen der Spaltenadressleitung und dem Speicherknoten. Die SN-Stufe (Storage Node) bestätigt die Kapazität der Einheit, und die anschließende MLM-Stufe (Multi Layer Metal) erstellt die externe Stromversorgung und die interne Verkabelung, und der gesamte Ätz-Engineering-Prozess (Etch) ist abgeschlossen.
Da Ätztechniker hauptsächlich für die Strukturierung von Halbleitern verantwortlich sind, ist die DRAM-Abteilung in drei Teams unterteilt: Front Etch (ISO, BG, BLC); Mittelätzung (GBL, SNC, M0); End Etch (SN, MLM). Diese Teams sind auch nach Fertigungspositionen und Ausrüstungspositionen unterteilt.
Fertigungspositionen sind für die Verwaltung und Verbesserung der Produktionsprozesse der einzelnen Einheiten verantwortlich. Produktionspositionen spielen eine sehr wichtige Rolle bei der Verbesserung von Ertrag und Produktqualität durch variable Steuerung und andere Maßnahmen zur Produktionsoptimierung.
Ausrüstungspositionen sind für die Verwaltung und Stärkung der Produktionsausrüstung verantwortlich, um Probleme zu vermeiden, die während des Ätzprozesses auftreten können. Die Hauptverantwortung der Ausrüstungspositionen besteht darin, die optimale Leistung der Ausrüstung sicherzustellen.
Obwohl die Verantwortlichkeiten klar sind, arbeiten alle Teams auf ein gemeinsames Ziel hin – nämlich die Verwaltung und Verbesserung von Produktionsabläufen und zugehörigen Geräten, um die Produktivität zu steigern. Zu diesem Zweck teilt jedes Team aktiv seine eigenen Erfolge und Verbesserungsmöglichkeiten und arbeitet zusammen, um die Geschäftsleistung zu verbessern.
Wie man die Herausforderungen der Miniaturisierungstechnologie meistert
SK Hynix begann im Juli 2021 mit der Massenproduktion von 8-Gb-LPDDR4-DRAM-Produkten für den 10-nm-(1a)-Klasse-Prozess.
Halbleiterspeicherschaltungsmuster sind in die 10-nm-Ära eingetreten, und nach Verbesserungen kann ein einzelner DRAM etwa 10.000 Zellen aufnehmen. Daher ist selbst beim Ätzprozess der Prozessspielraum unzureichend.
Wenn das gebildete Loch (Loch) 6 zu klein ist, kann es „ungeöffnet“ erscheinen und den unteren Teil des Chips blockieren. Wenn das gebildete Loch außerdem zu groß ist, kann es zu einer „Brückenbildung“ kommen. Wenn der Abstand zwischen zwei Löchern nicht ausreicht, kommt es zur „Brückenbildung“, die in den Folgeschritten zu gegenseitigen Haftungsproblemen führt. Da Halbleiter immer weiter verfeinert werden, schrumpft der Bereich der Lochgrößenwerte allmählich und diese Risiken werden nach und nach beseitigt.
Um die oben genannten Probleme zu lösen, verbessern Experten für Ätztechnologie den Prozess weiter, einschließlich der Änderung des Prozessrezepts und des APC7-Algorithmus sowie der Einführung neuer Ätztechnologien wie ADCC8 und LSR9.
Da die Kundenbedürfnisse immer vielfältiger werden, ist eine weitere Herausforderung entstanden – der Trend zur Produktion mehrerer Produkte. Um diesen Kundenbedürfnissen gerecht zu werden, müssen die optimierten Prozessbedingungen für jedes Produkt separat eingestellt werden. Dies ist eine ganz besondere Herausforderung für Ingenieure, da sie die Massenproduktionstechnologie so gestalten müssen, dass sie sowohl den Anforderungen etablierter als auch vielfältiger Bedingungen gerecht wird.
Zu diesem Zweck führten die Etch-Ingenieure die Technologie „APC Offset“10 ein, um verschiedene Derivate basierend auf Kernprodukten (Core Products) zu verwalten, und etablierten und verwendeten das „T-Index-System“ zur umfassenden Verwaltung verschiedener Produkte. Durch diese Bemühungen wurde das System kontinuierlich verbessert, um den Anforderungen der Mehrproduktproduktion gerecht zu werden.
Zeitpunkt der Veröffentlichung: 16. Juli 2024